原理圖輸入是整個電子系统設計的基礎,任何簡單的錯誤都會給整個設計帶來時間浪費和項目延遲,75%的項目都需要費時、費力的修改和重作。檢查複雜單板都不容易,更何况還要檢查多板系統的連接。
設計評審環節依賴人工檢查來發現可能的設計錯誤,自動化的方法可以用程序來發現這些錯誤,幫助設計師更好的設計優化電路功能。
Mentor, a Siemens Business 身為全球領先的電子系統設計軟體廠商,將在本次線上研討會,深入探討電路設計中的常見錯誤,並展示自動化的電路檢查工具Valydate,以幫助發現和定位設計錯誤,提高設計的成品率。
【活動報名網址】https://www.digitimes.com.tw/seminar/Mentor_20200812/